原标题：让摩尔定律又向前迈进的新技术，【3D 先进封装】是什么？

今年苹果 WWDC 大会上发表的 Vision Pro，在市场上引起轩然大波。除此之外，苹果新推出的 Mac Pro、Mac Studio 也都十分吸睛，他们的共同特点是都搭载了 M 系列芯片。从 M2、M2 Max 到 M2 Ultra，它们不仅拥有强大的效能，设计也非常轻巧，而要在如此小的芯片中发挥跟电脑一样效能，除了先进光刻机DUV 与 EUV 的微缩显影技术以外，在 M 系列这种系统芯片中，“先进封装”技术，其实扮演更重要的角色，但到底“封装”是什么？它如何帮助 M2 达到高效能、小体积的成果？

芯片又更小了，摩尔定律依旧存在？

M2 芯片的效能已被消费者认可，一颗小小的芯片中，就同时包含了 8 核心 CPU、10 核心 GPU、16 核心的神经网路芯片以及存储器，麻雀虽小，五脏俱全。可以说又是摩尔定律向前迈进的一步。

今年 3 月 24 日，Intel 共同创办人戈登．摩尔，逝世于夏威夷的家中。他生前提出的摩尔定律，在引领半导体产业发展近 60 年之后，也逐渐走向极限。摩尔定律预测，集成电路上的晶体管数目，在相同面积下，每隔约 18 个月数量就会增加一倍，芯片效能也会持续提升。

随着芯片尺寸越来越小，似乎小到无法再小，“摩尔定律已死”的声音越来越大。然而事实是，业界的领头羊们如台积电、英特尔和三星等公司，依然认为摩尔定律可以延续下去，并且仍积极投入大量金钱、人力及资源，期盼能够打赢这场纳米级别的芯片战争。

打赢战争的方法，包含研发各式各样的晶体管，例如鳍式场效晶体管（FinFET）、环绕式闸极（GAAFET）晶体管及互补式场效晶体管（CFET）；或是引进艾司摩尔开发的极紫外光（EUV）光刻机，在微缩显影上做突破；除此之外，也可以从材料同步进行突破，新兴的半导体材料，像是过渡金属二硫族化合物或碳纳米管。这些持续挑战物理极限的方式称为“深度摩尔定律（More Moore）”。

然而这条道路布满了荆棘，先进制程开发的复杂度和投入资金呈指数型增加，且投资与回报往往不成正比。因此，半导体巨擘们也开始找寻新的方法，思索如何在不用缩小晶体管的情况下，提升芯片整体效能。

答案也并不难，既然在平面空间放不下更多晶体管了，那么就把他们叠起来！如此一来，相同面积上的晶体管数量也等效的增加了。像这样子不是以微缩晶体管，而是透过系统整合的方式，层层堆迭半导体电路以提升芯片效能的方法，属于“超越摩尔定律（More than Moore）”，而其技术关键，就在于“封装”。

什么是封装？

当一片硅晶圆经过了多重制程的加工后，它的表面将会布满成千上万的集成电路。

然而这么大片当然无法直接使用，还必须经过“封装（packaging）”的步骤，才会摇身一变成为大家所熟知的半导体芯片。

简单来说，封装是一种技术，任务是把集成电路从晶圆上取出，放在载板上，让集成电路可以与其他电路连接、交换信号。整个封装，大致可分为四步骤：切割、黏晶、打线、封胶。

首先，硅晶圆会被磨得更薄，并且切割成小块，此时的集成电路称为裸晶（die）；接着，将裸晶黏贴于载板（substrate）上，并以焊线连接裸晶及载版的金属接点，集成电路便可跟外界传递或接收信号了；最后，以环氧树酯灌模成型，就完成我们熟知的芯片（chip），这个步骤主要在于保护裸晶及焊线，同时隔绝湿气及帮助散热。

Chiplet、传统封装与先进封装

随着芯片不断追求高效能、低成本，还要满足不同的需求，甚至希望在一个芯片系统中，同时包含多个不同功能的集成电路。这些集成电路规格、大小都不一样，甚至可能在不同工厂生产、使用不同制程节点或不同半导体基材制作。例如苹果的 M2 芯片，就是同时包含 CPU、GPU 和存储器，另外，google的 Tensor 芯片，也是在单一芯片系统中加入了大大小小的芯片。这些在一个芯片系统中含有多个芯片的架构，称为 Chiplet。

要做出 Chiplet，在传统的封装方式中，会将初步封装过的数个芯片再次进行整合，形成一个功能更完整的模组，称为系统级封装 Sip（system in package）；另一个方法则是将数个裸晶透过单一载板相互连接完成封装，这样的作法叫做系统单晶片system on a chip （SoC），然而以这两种方式制作需占用较大的面积，更会因为芯片、裸晶间的金属连线过长，造成资料传输延迟，不能达到PRO级客户如英伟达、超微、苹果等公司的需求。

为了解决问题，先进封装来了，三维先进封装以裸晶堆迭的方式，增加空间利用率并改善资料传输瓶颈的问题。

先进封装解决了什么问题？

先进封装最大的优势，就是大幅缩短了不同裸晶间的金属连导线距离，因此传输速度大为提升，也减少了传输过程中的功率损耗。举例来说，传统的 2D SoC，若是 A 电路要与 C 电路传输资料，则必须跨越整个系统的对角线距离；然而使用三维堆迭则能够将 C 芯片放置于 A 芯片的上方，透过硅穿孔（through silicon via, TSV）技术贯穿减薄后的硅基板，以超高密度的垂直连导线连接两个电路，拉进两者的距离。

另一方面，三维堆迭也减少了面积的消耗，对于体积的增加则并不明显；此外，先进封装还能够降低生产成本，由于三维堆迭在单位面积上，增加了等效晶体管数量，在芯片设计上可以考虑使用较成熟、成本更低的制程技术节点，并达到与使用单层先进技术节点并驾齐驱的效能。

先进封装的技术挑战

虽然，先进封装提供了许多优势。但作为新技术，当中依旧有许多仍待克服的问题与挑战。

首先，先进封装对于裸晶平整度以及芯片对准的要求很高，若是堆迭时不慎有接点没有顺利连接导通，就会造成良率的损失。再者，集成电路在运算时会产生能量损耗造成温度升高，先进封装拉近了裸晶间的距离，热传导会交互影响，造成散热更加困难，轻则降低芯片效能，严重则可能导致产品失效。

散热问题在先进封装中，目前还未完全解决，但可以透过热学模拟、使用高热导系数材料、或设计导热结构等方式，做出最佳化的散热设计。此外，建立良率测试流程也非常重要，试想，如果在堆迭前没有做好已知合格裸晶测试，因而误将合格的 A 芯片与失效的 B 芯片接合，那么不仅是做出来的 3D IC 无法使用，还白白损失了前面制程所花费的人力、物力以及金钱！

良率与成本间的权衡，也是须探究的问题，如果想要保证最佳的良率，最好的方式是每道环节都进行测试，然而这么做的话生产成本以及制造时间也会相应增加，因此要怎么测试？在什么时候测试？要做多少测试？又是一门相当深奥的学问了。返回搜狐，查看更多

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